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1，verilog語句執行順序的疑問

可綜合的都是并行執行的。其實也不難理解，verilog是硬件語言，也就可以看成是一個電路。在實際的電路中沒辦法延遲，沒辦法讓一邊先通電，再讓另一邊通電，所以一切都是同時進行的。這并行的前提都是“可綜合”。如果是寫testbench，會用到不可綜合的模塊，這些模塊是行為級的，在實際電路中無法實現。比如task，比如阻塞賦值等等，這些都是有順序的。

這個跟c語言差不多吧，begin end可以看作c中的功能具體解釋：if(rst_i) 如果復位，等200us計數器置零，else 如果計數器當前狀態為init_idle，200us計數器賦值一個已知值，不然就進行倒計時。實現的功能就是一個定時器的功能。時間個數*clk周期=定時200us

verilog語句執行順序的疑問

2，硬件描述語言verilog的特點有哪些

作為硬件描述語言，Verilog HDL具有如下特點：　　1. 能夠在不同的抽象層次上，如系統級、行為級、RTL（Register Transfer Level）級、門級和開關級，對設計系統進行精確而簡練的描述；　　2. 能夠在每個抽象層次的描述上對設計進行仿真驗證，及時發現可能存在的設計錯誤，縮短設計周期，并保證整個設計過程的正確性；　　3. 由于代碼描述與具體工藝實現無關，便于設計標準化，提高設計的可重用性。如果有C語言的編程經驗，只需很短的時間內就能學會和掌握Verilog HDL，因此，Verilog HDL可以作為學習HDL設計方法的入門和基礎。

verilog 或者vhdl都是很好找工作的，若是你做ic，前端后端都可以的，華為之類的公司；若是你做普通的研發，凡是有fpga或者cpld開發的都是可以的，屬于硬件研發里工資比較牛掰的，好好學哦。

硬件描述語言verilog的特點有哪些

3，如何用Verilog語言取低八位

module test(clk,rst,indata,outdata);input clk,rst;input [23:0] indata;output [7:0] outdata;reg [7:0] outdata;always @ (posedge clk or negedge rst)if (!rst)outdata <= 0;elseoutdata <= indata[7:0];endmodule其實不用寫這么復雜，直接用wire [7:0] outdata;assign outdata = indata[7:0];也行

always 不是循環語句，always 是一個進程塊。 always@(a or b or c)我們經常能看到的always語句如上面那句，當括號里的a,b或c信號發生變化的時候，這個always模塊就被激活，模塊中的語句才能執行。括號里的信號稱之為敏感信號列表。所有的always塊之間是并行的關系，誰在前誰在后不影響執行的順序。for 是一個循環語句，但是不可以綜合（編譯）。for通常是用在測試文件里面。或者用于對ram附初值。比如定義了一個ram空間 reg [n-1:0] mem [word-1:0];初始化時可以用for循環integer i;for(i=0;imem[i]<=0; 這樣就把ram的內容全部定義為0了。但是for不能用在電路實體中。 verilog是硬件描述語言，用來描述硬件的結構和行為，不是軟件，不是c語言，有很大的不同，沒有循環這種說法。可以說verilog做的程序實際和硬件工程師畫圖是一回事，每個語句，每個模塊，表示的是使用了一塊芯片，然后連上線這樣，硬件電路哪兒來的循環一說，要注意好好區別。

如何用Verilog語言取低八位