verilog語句執行順序的疑問可綜合的都是并行執行的。其實也不難理解，verilog是硬件語言，也就可以看成是一個電路。在實際的電路中沒辦法延遲，沒辦法讓一邊先通電，再讓另一邊通電，所以一切都是同時進行的。這并行的前提都是“可綜合”。如果是寫testbench，會用到不可綜合的模塊，這些模塊是行為級的，在實際電路中無法實現。比如task，比如阻塞賦值等等，這些都是有順序的。這個跟c語言差不多吧，beginend可以看作c中的功能具體解釋：if(rst_i)如果復位，等200us計數器置零，else如...